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使用SystemVerilog进行RTL建模:基于SystemVerilog的ASIC与FPGA设计
| ISBN/价格： | 978-7-03-081689-4:CNY98.00 |
|---|---|
| 作品语种： | chi eng |
| 出版国别： | CN 110000 |
| 题名责任者项： | 使用SystemVerilog进行RTL建模/.(美)斯图尔特·萨瑟兰著/.慕意豪译 |
| 出版发行项： | 北京:,科学出版社:,2025.03 |
| 载体形态项： | 12,422页:;+26cm |
| 丛编项： | 数字IC设计工程师丛书 |
| 相关题名附注： | 版权页英文题名:RTL modeling with SystemVerilog for simulation and synthesis |
| 提要文摘： | 本书基于SystemVerilog-2017标准,首先阐述SystemVerilog与传统Verilog的区别,以及其在仿真和综合中的作用,并对RTL和门级建模等抽象级别进行定义;接着探讨多种数据类型,包括线网和变量类型、用户自定义类型等,说明其使用方法和注意事项;对于运算符和编程语句,也进行了讲解,强调如何正确使用它们编写可综合的RTL模型。 |
| 并列题名： | RTL modeling with SystemVerilog for simulation and synthesis eng |
| 题名主题： | 硬件描述语言 程序设计 |
| 中图分类： | TP312VH |
| 个人名称等同： | 萨瑟兰 斯图尔特 (美) 著 |
| 个人名称次要： | 慕意豪 译 |
| 记录来源： | CN LCTBU 20251012 |